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STNDARD
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SPECIFICATION FOR APPROVAL
1.0 3/10
4.8 Timing Chart
4.8.1 SCLK and DATA Timing
DATA
SCLK
20
s
Ton(SCLK)
1.0
s
Toff(SCLK)
1.0
s
4.2V
4.2V
4.2V
1.0V
Tsu(DATA)
200ns
TH(DATA)
100ns
Valid Data Bit
4.2V
1.0V
Fig-1. SCLK and Serial DATA Timing Diagram
4.8.2 Data word LSB/MSB Timing
Prior Data Word (LSB Last)
Next Data Word (MSB First)
D0
D7
D0
D1
D2
DATA
Min 120
s
Min 40
s
LSB
MSB
Fig-2 Data
Word LSB/MSB Timing Diagram
4.9 Signal Interfacing
Table-8
Pin #
Signal
Signal Description
1
Vcc
Vcc: Power Supply Terminal (+5Vdc is required)
3
SCLK
SCLK: Serial Clock of Shift Register (Falling Edge Active)
5
DATA
DATA: Serial Input Data
7
/RST
RST: Reset Signal Input (Active Low)
9 N/C N/C: No Connection/
2,4,6,8
,10
GND
GND: Power/Signal Ground Terminal
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